填空题 用VerilogHDL语言实现对题4.6(教材201-202)所要设计电路的逻辑功能的描述.已得4.6题的电路图如下所示.请补充:module control (A,B,C,L,S); input A,B,C; output L,S; ( 1 ); //定义G1门的输出 not G1 (Bnot,B); wire T; //定义G2门的输出 ( 2 ); //调用一个与门G2 nor G3 (S,A,T); buf G4 (L,B);endmoudule