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单选题
如果线网类型变量说明后未赋值,其缺省值是( )
A.
X
B.
1
C.
Z
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学科:
FPGA原理及应用
时间:
2024-07-03 01:41:32
相关题目
相关作业
题目1
单选题
在Verilog HDL语言的端口声明语句中,用( )关键字声明端口为双向端口
A. INOUT
B. inout
C. input
D. output
题目2
单选题
信号没有定义数据类型时,缺省为类型________
A. reg
B. wire
C. tri
D. 不可用
题目3
单选题
如果线网类型变量说明后未赋值,其缺省值是( )
A. X
B. 1
C. Z
D. 0
题目4
单选题
aways begin #5 clk=0; #10 clk=~clk; end产生的波形( )
A. 占空比为1/3
B. clk=1
C. clk=0
D. 周期为10
题目5
单选题
一个Verilog HDL程序主要包含哪三部分
A. 头文件、主函数、子函数
B. 以module endmodule引导的模块描述、端口说明、电路功能说明
C. 宏定义、变量定义、函数语句
D. 函数名、输入参数、输出参数
题目6
单选题
以下哪个标识符是错误的
A. ab@2
B. adcd
C. mux21a
D. _ccc
题目7
单选题
在Verilog中,下列整数表示错误的是( )
A. -8'd24
B. 6'dA3
C. 8'h57
D. 2'b10
题目8
单选题
reg[3:0]a,b; 若a=5,b=9,则a&b, a|b, a^b, a^~b 的结果依次为( )
A. 0,15,12,3
B. 1,14,3,12
C. 1,13,12,3
D. 13,1,3,12
题目9
单选题
reg[3:0]a,b; 若a=5,b=10,则执行以下代码后,a和b结果依次为( ) "if(a <= b) a <= b; else b <= a;"
A. 10,5
B. 5,10
C. 10,10
D. 5,5
题目10
单选题
有限状态机,也称为( ),其在任意时刻都处于有限状态集合中的一种状态
A. FSM
B. ATM
C. Flip_Flop
D. Moore
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