填空题 根据功能要求,补全Verilog HDL代码.CLK上升沿触发、异步清零端的JK触发器.其Verilog HDL代码如下:module jkff ( j, k, clk, reset, q ); input j, k, clk , reset; output q; reg q; wire ( ____ ) ; assign jk = { j , k }; always @( ____ or negedge reset ) begin if (~reset) q <= 1'b0; else if (jk==2'b00) q <= q; else if (jk==2'b01) q <= 1'b0; else if (jk==2'b10) q <= 1'b1; else q <= !q; endendmodule