填空题 下面Verilog HDL代码描述的是____电路 [答题格式:同步/异 清零端的*** 触发器] ,CLK是____触发. [答题格式:高电平/低电平/上升沿/下降沿] module dff ( d,clk,reset,q ,nq) ; input d,clk,reset ; output q,nq; reg q; always @ ( posedge clk ) begin if ( reset ) q <= 1'b0 ; else q <= d; end assign nq = !q ; endmodule